摩尔定律没死，它只是学会了盖楼
摩尔定律没死，它只是学会了盖楼
手机里的芯片，是量子力学撑起来的吗？—— 第一反应是”是”，但想清楚后发现，”不是”的那部分才更有意思。
是——半导体的”开关”本性，是量子力学给的。电子在晶体里不能随便待，只能落在特定的”能带”上，导带和价带之间隔着”带隙”。没有带隙，就没有”能开关的半导体”：金属永远是导体，绝缘体永远不通。掺杂、PN 结、载流子统计，全是量子力学。
不是——芯片工程师画电路时，99% 用的是经典物理。他们用欧姆定律、漂移扩散方程，把量子效应”打包”进几个参数（迁移率、有效质量、带隙），查手册直接拿来用。就像你开车不用懂内燃机的量子化学，但车能跑，底层确实是量子力学。
真正精彩的是第三层：现在，那个被”打包”了几十年的量子力学，开始从地基里往上顶脚了。 而整个芯片行业，正用三种方式接住它——守、绕、转。
一、地基，也是墙
摩尔定律（把晶体管做小）跑了几十年，终于撞上了一堵墙——量子隧穿漏电。
当栅极薄到只有几个原子层，电子能”穿墙”漏过去，晶体管关不严了。这不是工艺做不动了，是量子力学不许了。于是行业开始”守”。
守的第一招，不是换材料，而是换形状。
2007 年，Intel 在 45nm 工艺上把栅绝缘层从 SiO₂ 换成了铪基（HfO₂）——不是换掉硅，是给硅打补丁。2011 年把平面晶体管折成 FinFET（立起来的鳍），2022 年后又进化成 GAA（全环绕栅，栅极像套筒一样 360° 抱住通道）。
这些”换形状”的本质，是用几何结构去对抗量子隧穿——栅极把通道包得越紧，对电子的控制越强，漏电越少。硅还是硅，只是从”平房”改成了”筒子楼”。
二、绕——拆开来造，叠起来用
当单颗芯片再也做不大、做不小，行业想通了另一条路：不拼缩小，拼拼装。
Chiplet（芯粒）：把一颗巨大的 SoC 拆成多个小芯片，用先进封装拼在一起。为什么拆反而好？
- 良率：芯片越大，一颗缺陷就整块报废的概率越高。一块大玻璃板容易裂，切成小块，坏一块扔一块，好的留下。AMD 用 Chiplet 后，7nm 核心小芯片一颗才 74mm²，良率直线上升。
- 灵活混搭：CPU 核心用最先进的 5nm，IO 部分用成熟便宜的 12nm——贵的只用在刀刃上。
3D 堆叠：把芯片垂直叠起来，用硅通孔（TSV）或混合键合上下连接。好处是连线变短——信号从”横跨整颗芯片”变成”上下一厘米”，更快、更省电。你手机里的闪存，早就是几百层堆出来的”闪存高楼”了。
两者合体，就是现在的”先进封装”全家桶：以前是”把芯片做小”，现在是”把芯片聪明地拼起来”——拆开来造，叠起来用。
三、转——瓶颈从算力，转移到了内存
拼着拼着，行业撞上了第三堵墙，也是最要命的一堵：内存墙（Memory Wall）。
大模型的本质是海量矩阵乘法，每个 token 都要把几百 GB 的权重从头读到尾。但过去 20 年，GPU 算力涨了约 9 万倍，内存带宽只涨了约 30 倍——算力是厨师的刀功，带宽是送菜的速度。刀再快，菜送不上来，也是白搭。
于是有了 HBM（高带宽内存）：堆叠（8~12 层 DRAM 叠成”内存高楼”）+ 贴近（直接焊死在 GPU 旁边）+ 加宽（接口从 64 位暴增到 1024 位）。三招把带宽拉到 TB/s 级，比顶级 DDR 快 30 倍以上。
但 HBM 的真正杀伤力，在于它被焊死、被垄断：它不是内存条，你没法拔下来升级，买 GPU 就得连 HBM 一起买。全球产能被 SK 海力士、三星、美光三家垄断，早被巨头提前一年订光。AI 算力的稀缺性，已经从”算力芯片”转移到了”内存”——谁卡住 HBM，谁就卡住整个 AI 算力的咽喉。
四、收束：从拼单点，到拼系统
把三条线串起来，后摩尔时代的图景就完整了：
- 守（GAA）：在晶体管层面，用几何对抗量子，继续榨硅；
- 绕（Chiplet + 3D 堆叠）：在封装层面，不缩小了，改成拆装堆叠；
- 转（HBM）：在系统层面，瓶颈从算力转移到内存带宽。
芯片竞争，从”谁把晶体管做得更小”的单维竞赛，变成了”制程 + 封装 + 内存”的三维立体战。 光刻机还是地基，但封装、互连、内存带宽这些曾经的”外围”，升格成了主角。
回到开头的比喻：楼越盖越高，地基开始顶脚（隧穿漏电）→ 改户型（GAA）；横向扩不动了，就拆成模块拼装 + 往上盖高楼（Chiplet + 3D 堆叠）；楼盖高了才明白，卡脖子的不是盖楼，是运货的路（内存墙）——于是拼命修路（HBM）。
摩尔定律没有死，它只是从”把房子做小”，改成了”把城市经营好”。
后摩尔时代的芯片，拼的不再是”谁的地基深”，而是”谁把整栋楼、整条路、整个城市经营得更聪明”——从拼单点突破，到拼系统整合。